Modelsim SE是一個非常不錯的HDL語言仿真軟件，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。是FPGA/ASIC設(shè)計的首選仿真軟件。

軟件介紹

Modelsim是由Mentor Graphics公司開發(fā)的一款專業(yè)HDL語言仿真軟件，采用先進(jìn)的仿真技術(shù)、編譯技術(shù)和tcl/tk技術(shù)，讓用戶可以快速進(jìn)行語言仿真。該軟件具有高級代碼覆蓋率高、調(diào)試環(huán)境直觀、仿真效率高等特點(diǎn)，可以全面支持VHDL和Verilog語言的IEEE 標(biāo)準(zhǔn)，支持C/C++功能調(diào)用，并采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù)IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強(qiáng)有力的手段。

軟件特色

1、統(tǒng)一的混合語言模擬引擎，易于使用和性能

2、Verilog的原生支持，用于設(shè)計的SystemVerilog，VHDL和SystemC，用于有效驗(yàn)證復(fù)雜的設(shè)計環(huán)境

3、快速調(diào)試，易于使用，多語言調(diào)試環(huán)境

4、高級代碼覆蓋和分析工具，可實(shí)現(xiàn)快速覆蓋范圍

5、交互式和后期模擬調(diào)試可用，因此兩者都使用相同的調(diào)試環(huán)境

6、強(qiáng)大的波形比較，便于分析差異和錯誤

7、統(tǒng)一覆蓋數(shù)據(jù)庫，具有完整的交互式和HTML報告和處理功能，可以在整個項(xiàng)目中理解和調(diào)試覆蓋范

8、與HDL Designer和HDL Author相結(jié)合，可實(shí)現(xiàn)完整的設(shè)計創(chuàng)建，項(xiàng)目管理和可視化功能

安裝方法

1、下載安裝包，解壓縮并運(yùn)行安裝，點(diǎn)擊下一步

2、選擇軟件安裝位置，可自行更換安裝路徑

3、彈出提示，是否創(chuàng)建目標(biāo)目錄，點(diǎn)擊是

4、閱讀軟件許可協(xié)議，點(diǎn)擊同意

5、正在安裝中，請耐心等待一會

6、自行選擇是否創(chuàng)建桌面快捷方式

7、是否添加到系統(tǒng)環(huán)境變量

8、在安裝的最后，不要安裝Key Driver，點(diǎn)擊否

9、安裝成功，點(diǎn)擊完成退出軟件安裝向?qū)?/p>

10、將MentorKG.exe、patch64_dll.bat復(fù)制到軟件安裝目錄下，雙擊patch64_dll.bat運(yùn)行

11、將生成的許可證另存為LICENSE.TXT，保存在軟件安裝目錄下

12、創(chuàng)建系統(tǒng)環(huán)境變量

變量名：MGLS_LICENSE_FILE

變量值：LICENSE.TXT的路徑

13、安裝破解完成，運(yùn)行Modelsim SE-64 10即可免費(fèi)使用了

常見問題

1、直接將用VerilogHDL編寫的128分頻器程序count128.v設(shè)置為工程的頂層設(shè)計文件，編譯失敗？

快速建立了一個只有一個器件的電路圖文件：Msim.bdf,將輸入輸出信號直接引出來，并將其設(shè)為頂層文件，編譯通過

2、編譯通過后進(jìn)行仿真，仿真失敗？

原因是：已經(jīng)設(shè)定仿真語言為Verilog HDL

解決方法：用手工重新寫了一段Verilog HDL語言的頂層設(shè)計文件MSim.V。編譯通過，并且仿真正常

3、波形加載慢的問題解決辦法？

方法一：先仿真1ms，然后zoom full一次，在此基礎(chǔ)上再跑1ms，再zoom full，依此類推跑到10ms，這時再zoom full就很快地完成了。我猜原因是前面的9次zoomfull建立了一些緩存數(shù)據(jù)，以供第10次使用，所以變快了

方法二：變化頻率最大的信號刪除掉，通常情況下，變化頻率最大的信號是時鐘信號，如果一定要保留，那么可以將該信號的format設(shè)為literal，或者event，如果format是logic，將嚴(yán)重拖慢畫波形的速度。設(shè)置的方法是在波形信號處點(diǎn)擊右鍵，選擇format->literal