Qucs是專業(yè)的電路仿真模擬軟件，在這里你可以設(shè)計電路圖，測試電路的各項(xiàng)參數(shù)。在實(shí)際動工前先進(jìn)行全方面的模擬測試，保障了最終成品的合格率，同時也更加的安全。支持各種電路仿真類型，包括直流，交流， S參數(shù)，和諧波平衡分析等，可以在其中添加各種電路元器件，還能生成多種類型分析圖表。

軟件特色

1、支持對動畫電壓波形、電流等進(jìn)行操作

2、也可對電路的參數(shù)進(jìn)行快速的調(diào)整

3、也支持對控制的按鈕進(jìn)行模擬

4、也可自動的進(jìn)行布線

5、也對示波器進(jìn)行支持

6、支持無縫DC、仿真的功能操作

7、可以對播放、暫停等功能進(jìn)行控制模擬

8、也可進(jìn)行電路原理圖的保存、加載

9、可以對地面建造仿真進(jìn)行移動

10、可以對需要的組件進(jìn)行快速的選擇

軟件功能

圖對話框

節(jié)點(diǎn)電壓divided.V旁邊直流電壓，電流通過，源V1.I。數(shù)據(jù)集列表中只列出項(xiàng)目可投入的圖形。可用的數(shù)據(jù)集項(xiàng)目，根據(jù)模擬式用戶執(zhí)行您發(fā)現(xiàn)下列類型的在DataSet中的項(xiàng)目。

•node.V - 節(jié)點(diǎn)的節(jié)點(diǎn)直流電壓

•name.I - 直流電流通過組件的名稱

•node.v - 交流電壓節(jié)點(diǎn)的節(jié)點(diǎn)

•name.i - 交流電流通過組件的名稱

•node.vn - 交流噪聲電壓節(jié)點(diǎn)的節(jié)點(diǎn)

•name.in - 通過組件名稱的AC噪音電流

•node.Vt - 瞬態(tài)電壓在節(jié)點(diǎn)的節(jié)點(diǎn)

•name.It - 瞬態(tài)電流通過組件的名稱

•小號[1,1] - S -參數(shù)的值

請注意：所有的電壓和電流峰值和噪聲電壓有效值在1Hz帶寬值。

數(shù)據(jù)顯示，表格圖

在表格圖，因?yàn)橥瑯哟笮〉碾娮柚岛椭绷麟妷涸串a(chǎn)生1V。

更改組件的屬性

如果你想改變的電阻率，然后再切換回您的原理圖，通過點(diǎn)擊divider.sch選項(xiàng)卡上，按下F4快捷方式，或通過選擇仿真→數(shù)據(jù)顯示/原理圖菜單項(xiàng)。之后雙擊R1電阻。

R1電阻元件屬性對話框

在組件屬性“對話框中給定組件的所有屬性都可以編輯。一個簡短的描述，以及有一個每個屬性中顯示的復(fù)選框可用于添加原理圖（或?qū)傩悦Q和值的示意圖隱藏它）。允許的屬性值元件值標(biāo)準(zhǔn)的（1000），科學(xué)（1E - 3）可以選擇或工程（1K）數(shù)字符號。

單位

•歐姆 -電阻/Ω

•S -時間/秒

•S -電導(dǎo)/西門子

•K -溫度/開爾文

•H -電感/亨利

•F -的電容/法拉

•赫茲 -頻率/赫茲

•V -電壓/伏

•一個 -電流/安培

•瓦 -電源/瓦

•M -長度/儀表（不可用獨(dú)立，見下文）

可用的工程后綴

•dBm的 - 10 ·日志（x/0.001）

•DB - 10 ·日志（X）

•T - 1012

•摹 - 109

•中號 - 106

•K - 103

•米 - 10-3

•U - 10-6

•ñ - 10-9

•P - 10-12

•F - 10-15

•Å - 10-18

請注意：所有單位和工程后綴是大小寫敏感的，還要注意在M.相沖突指定之一毫米時，可以使用毫米。不能一米（1M）指定將始終作為一個毫（工程符號）解釋。

使用說明

其實(shí)將verilog程序放入qucs并不是一件復(fù)雜的事情，qucs已經(jīng)足夠簡化我們的工作，我們只需要將模塊的源代碼復(fù)制到當(dāng)前qucs的工作目錄下qucs就能進(jìn)行一系列智能的操作，包括自動添加到工程，以及能夠自動識別我們verilog的模塊的端口列表。

1.打開qucs，現(xiàn)在Verilog標(biāo)簽下沒有任何文件，我們只需要將我們的verilog的.v文件拷貝過來qucs就能自動識別了。

2.verilog的半加器代碼，這里verilog標(biāo)簽下已經(jīng)識別到我們的文件了，如果qucs沒有刷新在Projects下重新點(diǎn)擊一下工程的名字就能看到文件添加過來了。

3.然后鼠標(biāo)點(diǎn)擊一下這個main.v，之后鼠標(biāo)移到我們的原理圖上就會出現(xiàn)一個子電路，四個端口，和我們程序里的兩個輸入兩個輸出一致。 qucs非常漂亮！

4.然后我們進(jìn)行一個數(shù)字的仿真.

5.注意，在digital simulation中我們需要將model的值修改為verilog,因?yàn)檫€有一個選項(xiàng)是VHDL,所以理論上VHDL的代碼也能仿真。

6.點(diǎn)擊OK之后我們就算做好工作了，然后仿真一下，用真值表顯示一下我們的半加器是否正確。