Aldec Active-HDL 12是一個專業的FPGA設計仿真平臺，支持所有領先的C/HDL合成和實現工具，并且兼容業界標準，如IEEE、ISO、IEC及其它標準等它都支持。可以給用戶帶來全面的設計覆蓋率。同時它還具備排錯工具，能支援Soft或Hard IP Core元件。最新版本中增加了對開源VHDL驗證方法、還增強了SystemVerilog和對未解析的用戶定義的網絡類型的初步支持。更多強大的功能用戶可以自己下載體驗。本次帶來的是中文破解版，下方有著詳細的安裝破解教程。

軟件功能

1、Aldec, Inc.是FPGA和ASIC設計的混合HDL語言仿真和硬件輔助驗證的先驅，已增強以支持VHDL-2019 (IEEE 1076-2019)中的新特性。這些特性簡化了語言，解除了早期版本中存在的某些限制，并引入了新的應用程序編程接口(api)。

2、還增強了SystemVerilog，包括對實例的多維數組的初步支持，對未解析的用戶定義的網絡類型的初步支持，以及對惟一約束的初步支持。

3、最新版本中也出現了一些對SystemVerilog的非標準擴展。這包括允許由連續賦值驅動可變類型的時鐘塊輸出，允許使用foreach循環遍歷子數組的元素，以及將帶modport的虛擬接口賦值給不帶modport的虛擬接口。

4、是為開發VHDL、Verilog/SystemVerilog、EDIF和SystemC設計而設計的集成環境。它包含的幾個設計輸入工具,高密度脂蛋白/ SystemC編譯器單一仿真內核,幾個標準和先進的調試工具,圖形和文本仿真輸出的觀眾,和許多輔助工具設計設計,便于管理、資源文件,和庫以及內置的接口,允許運行模擬、合成、或實現本地或遠程計算機,控制源文件的修訂,或者與提供仿真模型的第三方工具通信。

5、提供了一組強大的向導，可以方便地創建新的工作空間、設計或設計資源，包括VHDL、Verilog、SystemC源文件、塊或狀態圖、test長凳等。

6、從圖形用戶界面執行的大多數操作也可以通過軟件宏語言的命令調用。通過編寫自己的宏，可以顯著改進測試和自動化設計處理。軟件還為Perl和Tcl/Tk提供腳本引擎。通過創建用戶定義的腳本，您可以通過添加額外的窗口、擴展宏語言以及提供外部工具和軟件產品的接口來增強Active-HDL 12設計環境。

7、套件還包括VSimSA，一個為批處理設計的獨立的VHDL/Verilog/SystemVerilog/EDIF/SystemC仿真環境。在功能上，VSimSA完全獨立于軟件。VSimSA與軟件的區別在于缺少圖形用戶界面(GUI)。VSimSA命令和程序完全由命令行發出和控制，這在自動化設計測試中特別有用。

安裝方法

1.在本站下載好數據包后進行解壓得到安裝程序“Active-HDL_12.0.118.7745_x64_main_setup.exe”，鼠標雙擊運行進入安裝向導點擊“next”進入下一步

2.選擇第一項“I accept the terms of the license agreement”(我接受許可協議的條款)，再點擊“next”進入下一步

3.選擇安裝位置，默認路徑為“C:\Aldec\Active-HDL-12-x64”，建議最好不要安裝到系統盤（C盤）

4.根據自身需求選擇安裝功能組件，需要安裝的前面勾上即可

5.軟件安裝需要一些時間請耐心等待即可

6.當安裝完成后點擊“finish”即可退出安裝向導

7.完成后先不要運行軟件，回到剛才下載的數據包中將rmcl.dll復制到安裝目錄下的bin文件夾中，點擊替換目標中的文件

8.記事本方式打開license.dat，請確保將HOSTID = ANY_ID修改為您自己的名稱，例如HOSTID =3C-7C-3F-ED-62-66

(1)我們首先需要知道電腦的HostID就是電腦的物理地址，按win+R鍵打開運行，輸入cmd,

(2)第二步進去命令提示符之后，輸入ipconfig /all，如下圖所示：

(3)第三步按回車鍵之后，可以看到電腦的物理地址也就是電腦的HostID，如下圖所示：

(4)小編的HostID為：3C-7C-3F-ED-62-66，這時以記事本的方式打開“License.lic”，點擊“編輯”-“替換”，查找內容輸入：原本的 HostID，替換內容輸入“3C-7C-3F-ED-62-66”，最后點擊全部替換即可，保存退出！

9.將“License.lic”復制到安裝目錄下DAT文件夾中

10.創建一個系統環境變量

變量名：ALDEC_LICENSE_FILE

變量值：license.dat的路徑（例如C:\Aldec\Active-HDL-11.1-x64\Dat\ license.dat）

11.最后運行軟件即可直接免費使用了

使用說明

1、一般

在使用VITAL模型的設計初始化期間，僅在加載SDF文件時啟動負約束計算階段。無論SDF文件的可用性如何，都應啟動此階段。

如果多次重新啟動仿真，則可能會發生內部存儲器碎片，導致內存分配增加。（DKO2370）

如果在模擬運行時關閉系統控制臺窗口而中斷VSimSA，則wave.asdb.error文件和wave.asdbw文件夾及其內容將保留在磁盤上。這些是臨時項目，如果需要，用戶可以安全地刪除它們。此外，它們不會妨礙后續模擬會話，并在運行新模擬時自動刪除。

無論如何，建議通過發出endsim命令來結束模擬。（MRP3553）

2、Verilog模擬

只有將所有文件編譯到空設計庫中時，頂級Verilog模塊的自動檢測才能正常工作。頂級檢測不適用于單獨編譯的Verilog文件。

無法停止將信號記錄到波形文件中。一旦在模擬過程中將信號添加到波形文件中（使用trace或addwave命令），它將具有完整的歷史記錄，直到模擬結束。

具有隨機刺激器規范的$force任務不起作用（JKL59）。

3、SystemVerilog模擬

常規數組不能分配給動態數組，反之亦然。

不支持使用文字的作業。

類C操作符（+=，++，-等）不能操作隊列/數組元素。

$sign不能用于引用隊列的最后一個元素。（它只能在聲明隊列時使用。）

foreach循環不能用于迭代數組/隊列元素。

系統功能，例如$size不適用于數組或隊列。

通過將點和字段名稱附加到索引名稱（即數組/隊列元素），無法訪問類和結構的字段。

數據容器不能放在結構或類中。

動態數組，關聯數組和隊列的常規數組不可用。

幾個對象類型（例如解壓縮的結構或字符串）不能放在數組和隊列中。

數據容器不能通過引用傳遞