QuestaSim2020是一款仿真模擬軟件，用于HDL語言的仿真功能，軟件中提供了非常完善的調試環境，包括GUI模式，命令行模式和批處理模式等等，你需要的這里都有，讓用戶在軟件中輕松的進行工作，是語言仿真必備的一款軟件。

軟件介紹

questasim2020在業界中是一款備受好評及喜愛的HDL語言仿真器，提供了十分友好的調試環境，不僅是唯一的單核支持VHDL和Verilog混合仿真的仿真器，也是電子設計自動化（EDA）的技術領導者，提供了全面的軟件和硬件設計解決方案，從而可以使公司更快，更好地開發更優質的電子產品。同時，該軟件可是功能強大的仿真工具，支持System C，Verillog，SystemVerilog以及VHDL等硬件描述語言，并questasim2020是Modelsim的加強版，不僅適用于最復雜的回歸套件的高性能多語言引擎，還能自由靈活的創建工作和資源庫、編譯設計、優化設計、加載設計以進行仿真、模擬設計以及進行調試設計等各種流行的操作，并支持多種常規操作模式，包括GUI模式，命令行模式和批處理模式，從而更加好的滿足用戶的使用需求。

另外，mentor graphics questasim2020.1這個版本是mentor公司全新推出的一個版本，與上個版本相比該軟件可是進行了許多的新升級和優化，例如改進了SystemVerilog性能、增強了VHDL性能默認設置、覆蓋率數據庫、升級了SystemC 2.3.2支持和默認設置、可視化工具調試高性能和大容量（VIS）等等，并所有的更新都只是為了可以給用戶們更好的使用體驗感，從而即可擁有更高效工作效率，快速的制作出優質的電子產品。

軟件特色

1、將高性能和容量仿真與高級調試和功能覆蓋功能相結合，為Verilog，VHDL，SystemC和UPF等提供全面的本機支持。

2、通過非常積極的全球編譯以及VHDL和SystemVerilog的仿真優化算法，實現了行業和容量的領先性能。

3、提供全面的，基于標準的ABV解決方案，從而提供SystemVerilog和屬性規范語言的選擇。

4、獲得了Questa驗證庫（QVL），這是一個完整的SystemVerilog斷言檢查器和監視庫，可以很容易地采用ABV。

5、配備高性能，多語言引擎，適用于大多數復雜的回歸套件。

6、與Veloce平臺進行高帶寬事務級集成，以實現顯著的模擬加速。

7、通過使用UPF獲得Power Aware Simulation的原生支持。

軟件功能

1、適用于最復雜的回歸套件的高性能多語言引擎

2、高效的高級驗證解決方案，具有驗證管理功能，可覆蓋大型復雜電子系統的覆蓋范圍

3、通過本機斷言和完整的多抽象和多語言調試環境（包括事務級調試），易于使用，快速調試

4、約束隨機刺激生成以自動化測試開發

5、具有OVM和UVM的本機高級SystemVerilog測試平臺功能與獨特的調試功能相結合，可簡化高級測試平臺的開發和調試

6、高帶寬事務級（TBX）與Veloce平臺的集成，可實現顯著的仿真加速

7、使用UPF對Power Aware Simulation進行原生支持

8、多核仿真，支持所有設計語言和構造，并自動或手動分區設計以并行運行，同時維護單個數據庫以進行調試和覆蓋

安裝教程

1、先在本頁面下載壓縮包并解壓，得到mentor graphics questasim2020.1。

2、我們雙擊開始軟件的安裝，選擇我們要安裝的軟件目錄

3、選擇同意條款，然后等待安裝完成；

4、接下來我們繼續同意，進行Key Driver的安裝；然后我們的額軟件就安裝完成了。

仿真教程

每次完成代碼的編輯之后，下一步就是進行仿真，檢查代碼中是否有什么問題，可以及時的發現問題并進行解決，那么怎么用軟件去進行仿真呢？下面小編為大家帶來攻略，介紹仿真的全流程。

1、準備好HDL和testbench文件。

因為QuestaSim不支持原理圖輸入方式，所以，如果你的工程有原理圖的話，一定要先轉成HDL（在本博客的《徹底掌握Quartus》有介紹）。

然后，在Assignments->Settings。

在Processing->Start->開始生成testbench模板。

在工程目錄下，simulation\modelsim文件夾里，可以找到這個tb文件。

再把HDL文件和tb文件都拷貝在一個文件夾里面，如下圖所示。

2、仿真。

新建工程。

填好工程名和工程目錄。

添加已存在的文件（就剛才準備好的HDL文件和tb文件）。

這里Reference from current location是引用文件路徑，而Copy to project directory是拷貝到工程目錄，這里選擇引用就可以了，因為上一步已經拷貝好了。

修改一下自動生成的testbench模板，讓它能產生正確的激勵。

如果HDL文件里面，用到reg型變量，就必須全部對它們賦初值。當然，這個初值是仿真時用的，不影響綜合出來的電路。

隨便右擊一個文件，點擊編譯全部。

成功的話，會出現如下字樣。如有錯誤，就要改到正確為止。

接下來，依次輸入三條指令，如下圖所示。（這里的命令，都可以點鼠標完成，但是建議大家用命令）

結果出來了，是個非冗余開方，用的是改進的不恢復余數算法。其中，D是被開方數，Q是商，R是余數。

開方的原理跟除法差不多，都是先上商，然后再逼進實際值。

這個算法是向左逼進，如果要算63的開平方，得到的是7，誤差有點大。其中，迭代的次數越多，計算的結果越精確（余數的位數越長）。

sqrt(36)=6，結果正確。

sqrt(129)=11，結果正確（取整之后的結果）。

怎么添加庫

在軟件中想要進行仿真的話，首先需要先在軟件中添加庫，軟件雖然自帶了仿真庫，但是有些仿真作業還是需要用到某些廠家的FPGA仿真庫，如果都在每次仿真過程中進行加載，會花費大量的時間，所以小編為大家帶來庫的添加方法， 將添加的庫設置為默認仿真庫，輕松進行仿真。

1、首先確認已經正確安裝好QuestaSim和ISE兩個軟件（本文以QuestaSim10.1和ISE10.1為例）。找到ISE安裝目錄中../bin/nt文件夾，點擊運行其中的compxlib.exe文件。

2、在彈出的對話框中，選擇ModelSim（QuestaSim是ModelSim支持SystemVerilog的版本，兩者需要的Xilinx庫文件完全相同），然后選擇QuestaSim位置（QuestaSim位置要指定到win32文件夾位置，所圖所示），完成后點擊Next。

3、在接下來的對話框中，選擇要編譯庫的語言，可以單獨選擇VHDL、Verilog以及兩者都選擇，之后點擊Next，選擇FPGA器件，可以針對需要選擇相應的器件，或者選擇全部器件，選擇完畢后點擊Next。

4、接下來的窗口，需要制定生成庫的類型，UNISIM和XilinxCoreLib庫一般用來進行功能仿真，SIMPRIM一般用來進行時序仿真，通常都需要選上。選擇完畢后點擊Next。

5、接著輸入生成Xilinx庫文件的位置，默認位置是ISE安裝目錄下。點擊Next后，工具會自動生成QuestaSim需要的庫文件。

6、待工具生成庫文件結束后，在QuestaSim安裝目錄下，找到modelsim.ini配置文件，將編譯好的庫文件路徑加入到該文件中，這樣下次啟動時，QuestaSim會自動加載配置的庫。

怎么生成波形

在軟件中進行仿真的過程中需要進行波形的生成，很多的用戶不知道波形生成的方法，其中波形分為DUT波形和TB波形，下面小編為大家帶來波形的生成方法。

1、首先選中我們的DUT，然后右擊選擇【add wave】

2、這時我們可以看到DUT已經添加到列表中了

3、接下來同樣的步驟，我們將TB信號也添加到列表中

4、所有信號都添加后，可選中所有信號，run all生成波形；波形的結束以代碼中的$finish;為仿真結束終點。也手動可設置仿真時間。

全屏顯示：

怎么設置波形顏色

1、選中信號，右鍵Properties，設置顏色

先點擊color后，彈出顏色選擇框，

新增功能

1、改進了SystemVerilog性能，語法支持，擴展

2、改進的VHDL性能默認值

3、改進的SystemC 2.3.2支持和默認

4、Visualizer調試高性能和高容量（VIS）

5、覆蓋率-自適應排除，多位表達式，FSM，切換改進

6、覆蓋范圍-現在默認使用10.7x的新報告開關

7、不再支持舊版-novopt選項

8、可視化工具調試高性能和大容量（VIS）