MAXplus2是一款電腦PLD開發軟件，該工具能對電子器件進行圖形仿真，極為精準的對器件進行編程開發，對邏輯電路進行設計并測試，分分鐘完成，極易上手使用。

軟件介紹

max+plus ii下載Max+plusII是Altera公司推出的的第三代PLD開發系統(Altera第四代PLD開發系統被稱為：QuartusII，主要用于設計新器件和大規模CPLD/FPGA).使用MAX+PLUSII的設計者不需精通器件內部的復雜結構。設計者可以用自己熟悉的設計工具（如原理圖輸入或硬件描述語言）建立設計，MAX+PLUSII把這些設計轉自動換成最終所需的格式。其設計速度非常快。對于一般幾千門的電路設計，使用MAX+PLUSII，從設計輸入到器件編程完畢，用戶拿到設計好的邏輯電路，大約只需幾小時。設計處理一般在數分鐘內內完成。特別是在原理圖輸入等方面，Maxplus2被公認為是最易使用，人機界面最友善的PLD開發軟件，特別適合初學者使用。

軟件功能

1.設計輸入。在傳統設計中，設計人員是應用傳統的原理圖輸入方法來開始設計的。自90年代初， Verilog、VHDL、AHDL等硬件描述語言的輸入方法在大規模設計中得到了廣泛應用。

2.前仿真（功能仿真）。設計的電路必須在布局布線前驗證電路功能是否有效。（ASCI設計中，這一步驟稱為第一次Sign-off）PLD設計中，有時跳過這一步。

3.設計編譯。設計輸入之后就有一個從高層次系統行為設計向門級邏輯電路設轉化翻譯過程，即把設計輸入的某種或某幾種數據格式(網表)轉化為軟件可識別的某種數據格式(網表)。

4.優化。對于上述綜合生成的網表，根據布爾方程功能等效的原則，用更小更快的綜合結果代替一些復雜的單元，并與指定的庫映射生成新的網表，這是減小電路規模的一條必由之路。

5.布局布線。在PLD設計中，3-5步可以用PLD廠家提供的開發軟件（如 Maxplus2）自動一次完成。

6.后仿真（時序仿真）需要利用在布局布線中獲得的精確參數再次驗證電路的時序。（ASCI設計中，這一步驟稱為第二次Sign—off）。

7.生產。布線和后仿真完成之后，就可以開始ASCI或PLD芯片的投產

安裝教程

MAX+plus2 II的安裝比較簡單，一直下一步基本就完成了，不過軟件的破解會比較復雜，所以小編這里帶來了完整的安裝教程，讓你完成安裝和激活工作。

安裝MAX+PLUS II 10.2目錄中的軟件

運行MAX+PLUS II 10.2\setup.exe

至完成安裝。

安裝成功后，第一次運行MAX+plus II時，會彈出一個對話框提示"遵守協議"，

需要用鼠標將下拉條拉到最后，“OK“按鈕才會點亮，然后選擇“OK“

按鈕即可。另外一種解決方法是：按兩次“TAB”鍵后，“OK“按鈕

即可點亮。

另外：

復制CRACK名稱為ALTERA.DAT(或另一license.dat文件)的LICENSE文件,到MAX+plus II

的安裝目錄下（如d:\maxplus2）。

運行MAX+plus II，進入MAX+plus II集成環境，選擇"Option"-> "License Setup"菜單，

彈出一個對話框。按"Browse"按鈕，可以選擇授權（LICENSE）文件，此時選擇前面COPY進的授權文件即可，

按“OK”后，退出MAX+plus II集成環境后，再次運行MAX+plus II，所有特性都可以使用了。

此軟件安裝和使用中應該注意：

1、軟件安裝前和使用中應注意計算機時間必須為當前時間（年月日）不要向后退，否則此軟件可能無法正常使用！

2、此軟件對病毒敏感，計算機中稍有病毒，在使用中即會嚴重影響軟件的正常使用，并會出現許多無法確定的問題！

3、不要將MAXPLUSII更低版本的設計用此軟件編譯（純VHDL文件除外）。

4、若編輯FLEX10K或ACEX1K系列器件，應該消去QUARTUS適配技術，否則任意引起編譯錯誤，方法如下：

A、打開MAXPLUSII，選擇COMPILER選項，然后可以看到跳出編輯窗，最后選定待編譯的文件為工程文件；

B、選擇“PROCESSING”項，在此窗口上選擇“FITTER SETTINGS”；

C、在跳出的窗口消掉左上角的勾，及關閉“USE QUARTUS FITTER FOR FLEX10K AND ACEX1K DEVICES”

D、開始編譯。

使用教程

MAXplus2軟件本身為上一代產品，并且對于新手也比較不友好，入門門檻較高，不過如果你使用過其他仿真產品能更易于上手，所以小編這里帶來了MAXplus2的基礎使用教程，幫助你更快上手。

基本操作+demo

1.在E:盤下新建文件夾My_prjct

2.編輯輸入并保存VHDL源文件

選中【File】->【New】，新建一個設計文件，選擇【Text Editor file】，打開文本編輯器。

用鍵盤輸入設計文件：多路選擇器，并存入自己新建的文件夾，存盤文件名為：ZL5319.VHD

存盤后，若輸入正確，代碼關鍵字將改變顏色。

選擇【File】->【Project】->【Set Project to Current File】。注意頂部路徑指向改變

選擇【Assign】->【Device】,先消去【Show only fastest speed grades】顯示全部選項，再以如圖配置為例：

選擇【Max+plus II】->【Compiler】,顯示編輯窗

選擇VHDL文本編輯版本號和排錯：選擇【Interfaces】->【VHDL Netlist Reader Settings】,選擇【VHDL 1993】

選擇【Processing】->【Fitter Settings】,消去【Use Quartus...】處的勾，選擇【OK】，單擊編輯器的【Start】,編輯完成

3.時序仿真

選擇【File】->【New】->【Waveform Editor file】，選擇波形編輯器文件

選擇【Node】->【Enter Nodes from SNF】,從SNF文件中選擇輸入設計文件的信號節點，點擊【List】。

點擊【=>】從左窗選擇需要的信號進入右窗，點擊【OK】

在【Options】中消去【Snap to Grid】的選擇

選擇【File】->【End Time】調整仿真時間區域，填入65.0us

點擊“b”，使其變為黑色，點出時鐘周期設置窗，設置周期為800ns.

設置“a”周期為2us

存盤

單擊【MAX+plus II】->【Simulator】->【Start】運行仿真器

如何看波形

我們點擊新建按鈕

新建波形文件

波形文件格式我們選擇scf

進行波形的繪制界面

我們在任意界面鼠標右鍵

選擇Enter Nodes from SNF...

我們先點擊list列出當前的IO口

然后點擊=>符號導入全部的接口

可以看到輸入a，b輸出c波形圖像已經出來了

不過a，b均為高電平，c為未定義態

2輸入端的與非門，真值表有四種可能性

我們這里就暫且輸入四個時刻的波形其余時刻先不用管

選中一段，點擊0或1輸入波形

這里我們按照

00,01,10,11格式輸入的

我們按CTRL+S保存波形文件

文件名必須和我們的網表文件名相同且路徑相同

我們點擊頂欄的MaxplusII->Simulator進行模擬仿真

點擊start進行仿真操作

可以看到輸出c已經有結果了

對應我們真值表發現結果正確，只是波形可能有延遲誤差

這是正常的，因為我們在實際應用中也是存在這樣的延遲誤差的